伏立芯将在 IEEE SOCC 2026 展示 AI 辅助敏捷 SoC 设计平台
伏立芯将在 IEEE SOCC 2026 Industrial Track 进行技术报告，提出一种结合生成器架构、早期设计空间探索与多层次验证的 AI 辅助敏捷 SoC 设计平台。
近日，伏立芯的研究成果 "AI-Assisted Agile SoC Design Through Generator-Based Architecture, Early DSE, and Multi-Level Verification" 被第 39 届 IEEE 国际片上系统会议（SOCC 2026）正式接收，入选 Industrial Track，并将于 2026 年 10 月 1 日 在 "Next-Generation SoC Innovations: From Post-Quantum-Ready Hardware to AI-Driven Design and Analysis" 分会场进行口头报告。该分会场同期报告还包括来自 Intel 与 Fraunhofer IIS 的最新研究。
研究亮点
该研究提出了一种结合生成器架构（Generator-Based Architecture）、早期设计空间探索（Early DSE）与多层次验证（Multi-Level Verification）的 AI 辅助敏捷 SoC 设计平台：由生成器架构自动生成可重构的 RTL 实现，将设计空间探索前移至架构定义阶段以快速收敛 PPA 权衡，并通过多级验证体系保障设计正确性。三者协同，将传统串行的 SoC 设计流程转变为可快速迭代、持续验证的敏捷流程，以应对日益复杂的 SoC 设计需求。
关于 IEEE SOCC
IEEE SOCC（IEEE International System-on-Chip Conference）创办于 1987 年，前身为 IEEE ASIC 会议，是 SoC 领域历史最悠久的国际会议之一。本届会议特别设立 Industrial Track，聚焦来自产业界的前沿工程实践，促进学术界与工业界的深度交流。伏立芯论文被 Industrial Track 接收，标志着其 AI 驱动芯片设计方法获得国际学术与工业界同行的认可。
展望未来
伏立芯将持续深耕 AI 原生定制芯片设计领域，源于芯片设计，服务芯片设计，为全球芯片设计产业提供更具竞争力的解决方案。